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Des nanoconnexions pour des puces plus performantes
Le FPNI relie les transistors du prochain silicium HP avec des nanoconnexions. Objectif : une densité huit fois plus importante, sans réduire la taille des composants et en économisant l'énergie.
Loi de Moore contre lois de la physique : l'équation ne cesse de préoccuper les grands de l'informatique. Tous les deux ans, le nombre de transistors double sur un processeur. Mais, dans le même temps, la température et la
consommation d'énergie augmentent. HP commence l'année 2007 en tentant de répondre à cette contradiction par son FPNI (Field-Programmable Nanowire Interconnect). ' Nous avons imaginé une solution susceptible de prolonger la
loi de Moore d'au moins dix ans à partir du moment où l'industrie ne pourra plus diminuer la taille des composants ', assène Stan Williams, HP Senior Fellow, directeur de recherche en science quantique aux HP Labs, et l'un
des deux inventeurs du FPNI.
Cette puce se veut l'adepte du compromis. D'une part, elle s'inspire des FPGA (Field-Programmable Gate Array), des puces qui naviguent entre processeurs standards et spécialisés grâce à des composants et à des interconnexions logiques
programmables. D'autre part, elle emprunte au CMOL (CMOS/Molecular Hybrid), une forme de CMOS qui mixe technologies classiques et nanotechnologies.
Des nanocâbles de 15 nm de largeur
A la clé, une puce au moins huit fois plus dense en transistors que celles d'aujourd'hui, et pourtant moins gourmande en énergie. Son secret ? Une connexion ' crossbar ' à base de
câbles aux dimensions nanométriques, installée au-dessus de la couche CMOS standard. Alors qu'un FPGA classique traite à la fois logique et routage du signal, le FPNI confie cette dernière mission au
' nanocrossbar '. L'espace CMOS ainsi libéré est affecté à la logique. Et cela avec des transistors de la taille de ceux d'aujourd'hui. Mais il y a un bonus. ' L'interconnexion en
nanocâbles s'avère bien plus performante que l'interconnexion CMOS ', dévoile Stan Williams.
Cette semaine, un article du chercheur et de son comparse Greg Snider paraît dans Nanotechnology, une publication du British Institute of Physics. Ils ont déjà modélisé et simulé leur puce. Ils ont testé ce modèle
avec 17 logiciels différents, exécutés au moins 25 fois chacun. Un prototype devrait voir le jour avant la fin de l'année 2007. Mais, selon HP, les puces ne seront ' technologiquement viables ' qu'en
2010. La largeur des nano-câbles du ' crossbar ' atteindrait 15 nm.
10 % de défauts
Reste que la production d'un nouveau silicium est un casse-tête. Et celle d'une puce infiniment petite ne dérogera pas à la règle. ' Nous nous attendons à un pourcentage significatif - environ 10 % - de
défauts. Par exemple, des liaisons cassées et des switchs endommagés dans le nanocrossbar, raconte Stan Williams. Mais nos simulations démontrent un taux de tolérance élevé de nos puces à ces défauts. Les programmes continuent
de tourner même sur les plus défectueuses d'entre elles. ' En fait, la puce identifie les liens cassés, et trouve un chemin de contournement. Une technique éprouvée, issue, il y a dix ans, des laboratoires HP.
IBM aussi a fait le choix du compromis avec son Cell, qui mixe PowerPC et puces vectorielles spécialisées dans le son ou l'image. SGI, lui, a plongé dans le FPGA avec Xilinx, inventeur de l'architecture. Gageons que d'autres tenteront
de tels contournements des architectures actuelles, vouées à l'impasse dans le cas contraire.
Le FPNI installe un nanocrossbar au-dessus du CMOS
Lidée de HP est de connecter les circuits du CMOS avec un nanocrossbar. Le routage du signal est entièrement pris en charge par le crossbar. La puce peut ainsi intégrer davantage de transistors standards, qui se contentent de traiter la logique.
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